|
|
Fault tolerant systems design automation
Lojda, Jakub ; Plíva, Zdeněk (oponent) ; Steininger, Andreas (oponent) ; Sekanina, Lukáš (vedoucí práce)
If a digital system is required to maintain a high level of reliability, it must withstand the presence of naturally-emerging failures. Many of such systems utilize Field Programmable Gate Arrays (FPGAs). One of the approaches to increase the system's reliability is the insertion of the so-called Fault Tolerance (FT) mechanisms. It is, however, a significant challenge to design systems to be FT. In this thesis, an approach is designed and researched, capable of automatically transforming an unhardened design into its FT version. The thesis emphasizes the generality of such a process, which allows for the reusability of the methods among various description formats, languages, and abstraction levels. This thesis describes the proposed method and its main aspects: the source code modification approaches, design strategies, and acceleration of FT parameters measurement. Last but not least, design flows that target the minimization of required measurements are proposed, which significantly accelerates the complete automated design of the FT system. Several cases were experimentally studied during the research presented in this thesis. Multiple circuits described in different languages were targeted with various reliability metrics to cover multiple scenarios. The first steps use a robot controller written in C++ as a target for evaluating the source code manipulations and the so-called critical bits representation of an FPGA design. After that, our C++ benchmark circuits were used instead of the robot controller. At first, a strategy based on the Multiple-choice Knapsack Problem (MCKP) was used to automatically select the most suitable hardening from available hardening schemes (e.g., Triple Modular Redundancy, or N-modular Redundancy). The proposed design strategy found a solution with 18% fewer critical bits while even lowering the design size overhead compared to the previous approach with the static allocation of FT mechanisms. After that, means of FT mechanism insertion were implemented for VHDL. VHDL benchmarks were also used with the MCKP strategy to find solutions with the best Median Time to Failure (a.k.a. t50). For the actual case study, circa 25% savings in the area were achieved compared to the reference design to which the FT mechanisms were assigned statically and manually. The method allows the user to constrain the available chip area and obtain the result optimal on reliability for this given area (under assumptions specified in the thesis). Also, system recovery was tested, which further improved the t50 results by 70%. Finally, a comprehensive case was studied on a real circuit, the FPGA reconfiguration controller. This presents a method of finding a Pareto-frontier of optimal designs considering multiple criteria (i.e., power consumption, size, and Mean Time to Failure - MTTF). The method exploits the principles of dynamic partial reconfiguration.
|
|
|
Automatizovaný testbed pro SIL/PIL testování firmware pomocí FPGA
Prusák, Lukáš ; Burian, František (oponent) ; Arm, Jakub (vedoucí práce)
Diplomová práca sa zaoberá návrhom testbench na vybraný soft-core procesor NEORV32 architektúry RISC-V pre simulácie embedded aplikácií v prostredí FPGA. Testbench bol vytvorený v prostredí Vivado s cieľom jeho rozšírenia na testovací a validačný framework. Boli vybrané a implementované základné moduly ako GPIO, PWM, UART a PC. Pre tieto moduly bolo navrhnutých niekoľko testovacích scenárov. Testbench bol tiež doplnený o pomocné skripty, pre korektné hierarchické nastavenie projektu a spúšťanie testov. Práca ďalej navrhuje aj niekoľko možných spôsobov vylepšenia a rozšírenia testbenchu.
|
|
|
Implementace výpočtu FFT v obvodech FPGA a ASIC
Dvořák, Vojtěch ; Bohrn, Marek (oponent) ; Fujcik, Lukáš (vedoucí práce)
Cílem diplomové práce je navrhnout implementaci algoritmu rychlé Fourierovi transformace, kterou lze použít v obvodech FPGA nebo ASIC. Implementace bude modelována v prostředí Matlab a následně bude použit tento návrh jako referenční model pro popis implementace algoritmu rychlé Fourierovy transformace v jazyce VHDL. Pro ověření správnosti návrhu bude vytvořeno verifikační prostředí a provedena verifikace. V poslední části práce bude navržen program, který bude generovat zdrojové kódy pro různé parametry modulu provádějícího rychlou Fourierovu transformaci.
|
|
|
Solar power inverter
Gottwald, Petr ; Boušek, Jaroslav (oponent) ; Pavlík, Michal (vedoucí práce)
This thesis deals with design of a power converter intended for use in photovoltaic systems. The main feature is the use of Field-Programmable-Gate-Array as the main control block. The aspects of power converter design are discussed in detail. Based on gathered knowledge, a working prototype of the solar power inverter is designed.
|
|
|
Výpočet vlastních čísel a vlastních vektorů hermitovské matice
Štrympl, Martin ; Bohrn, Marek (oponent) ; Fujcik, Lukáš (vedoucí práce)
Tato práce se zabývá výpočtem vlastních čísel a vlastních vektorů hermitovské pozitivně-semidefinitní komplexní čtvercové matice řádu 4. Cílem je implementace výpočtu v jazyce VHDL pro hradlové pole řady Xilinx Zynq-7000. Práce se věnuje algoritmům pro výpočet vlastních čísel a vektorů pozitivně-semidefinitních reálných symetrických čtvercových a pozitivně-semidefinitních komplexních hermitovských matic a jejich analýze s využitím programu AnalyzeAlgorithm sestaveného pro tento účel. Závěrečná část práce popisuje implementaci výpočtu do hradlového pole s využitím IP bloku Xilinx® Floating Point Operator a programů SVAOptimalizer, SVAInterpreter a SVAToDSPCompiler.
|
|
|
Synchronizace času v počítačových sítích
Matoušek, Denis ; Kořenek, Jan (oponent) ; Martínek, Tomáš (vedoucí práce)
Diplomová práce se zabývá návrhem řešení pro synchronizaci času v počítačových sítích, což je klíčový problém mnoha síťových aplikací. Na základě analýzy protokolů pro synchronizaci času byl jako vhodný kandidát vybrán protokol PTP. Práce popisuje implementaci návrhu pro speciální síťovou kartu a ukazuje vlastnosti řešení na několika testech. Část řešení pro práci s přesnými časovými značkami byla implementována v čipu FPGA síťové karty, zatímco pro zpracování zpráv protokolu PTP je použita softwarová aplikace. Hodnoty konfigurovatelných parametrů aplikace byly určeny na základě analýzy vlastností síťové karty a výsledků jednotlivých testů. Dosažená přesnost se pohybuje v řádu desítek nanosekund.
|
|
|
Prostředí pro návrh digitálních obvodů s využitím vlastního jazyka typu HLS
Pastušek, Václav ; Dvořák, Vojtěch (oponent) ; Fujcik, Lukáš (vedoucí práce)
V dnešní době existuje spoustu různých vysokoúrovňových syntéz pro popis digitálních obvodů. Ty nejznámější pak generují VHDL kód z programovacích jazyků jako jsou např.: ANSI C, C++, SystemC, SystemVerilog a MATLAB. Ale ne každý se ztotožní s programováním toho typu, proto je občas dobré přejít na vyšší úroveň abstrakce, kdy se schová vnitřní část komponentů, a pak se dané komponenty volají se vstupy a výstupy. Tato práce se zabývá problematikou návrhu HLS, návrhem vstupního pseudokódu, pseudoknihoven, překladače vytvořeném v jazyce Python, jeho moduly a praktickým použitím.
|
|
|
Hardwarová akcelerace šifrování
Hradil, David ; Martínek, Tomáš (oponent) ; Kořenek, Jan (vedoucí práce)
Cílem této diplomové práce bylo vytvořit hardwarovou realizaci obvodu, která by představovala algoritmus AES. Motivací k vytvoření této realizace bylo urychlení vůči softwarovému šifrování. Urychlení je dosaženo pomocí speciálně navržených částí obvodu, které odpovídají jednotlivým operacím AES algoritmu. V prvním kroku bylo potřeba obvod navrhnout. V dalším kroku pak byl tento obvod popsán v jazyce VHDL. Dále pak následovala simulace a syntéza obvodu. Aby bylo možné dané hardwarové řešení porovnat se softwarovým zpracováním, byla za tímto účelem vytvořena SW implementace. Obě implementace byly vytvořeny pro platformu FITKit. HW implementace je vytvořena pomocí technologie FPGA a SW implementace pak pomocí mikrokontroléru. Výsledkem této práce pak bylo téměř tisícinásobné urychlení šifrování oproti klasickému softwarovému zpracování.
|
|
|
Měření parametrů komunikace přes sběrnici PCI Express
Dujiček, Ondřej ; Dvořák, Vojtěch (oponent) ; Pristach, Marián (vedoucí práce)
Tato práce se zabývá parametry ovlivňujícími propustnost PCI Express sběrnice a jejím výsledkem je návrh a implementace jednotky pro měření parametrů komunikace přes PCI Express sběrnici. Jednotka je implementovaná v jazyce VHDL a zaměřuje se na generování provozu až o rychlosti 100 Gb/s a jeho měření. Implementovaná jednotka je schopná pracovat při frekvenci 200 MHz v čipu FPGA Virtex 7 umístěném na akcelerační kartě COMBO-100G. Implementovaná jednotka je řízena ze software přes rozhraní MI32 a je schopna měřit množství přenesených paketů, množství přenesených dat přijatých a odeslaných. Tyto informace dále exportovat do software pomocí rozhraní MI32
|
|
|
Simulation of cryptographic algorithms using FPGA
Németh, František ; Mašek, Jan (oponent) ; Smékal, David (vedoucí práce)
Bachelor thesis is dealing with a cipher standard AES and with a design of encryption and decryption components for AES in special modes of operation. Programming language is VHDL. In theoretical part of thesis is a further descriptions of AES and behaviour of block cipher operation modes. Furthermore the brief description of VHDL, FPGA and NetCOPE framework is a piece of theoretical part as well. The practical part contains designs which are made in developing environment Vivado from Xilinx. Programmed modes of operation are ECB, CBC, CTR and CFB. Simulation outputs and synthesis results are summerized in tables.
|
host ::
RSS.